--- title: "Interface sub nanometrica em transistores pode mudar o futuro dos chips" author: "Gabriela P. Torres" date: "2026-08-08 06:30:00-03" category: "Tecnologia & Desenvolvimento" url: "http://desbugados.scale.press/portal/desbugados/post/2026/08/08/interface-sub-nanometrica-em-transistores-pode-mudar-o-futuro-dos-chips/md" --- ## Resumo - Publicação em 31 de julho de 2026 na Nature Electronics por NYCU e TSMC. - Interface epitaxial de AlOx com 0,42 nm de espessura em MoS2 monocamada. - EOT de cerca de 1 nm e transcondutância máxima de 0,45 mS μm⁻¹. - Canais de ~100 nm com baixa corrente de vazamento e histerese mínima. - Pesquisa complementar em Nature Nanotechnology com canais de 25 nm em WS2. - Melhoria de mais de 100 vezes na densidade de corrente no WS2. - Apoio de DARPA, SRC, NSF, Intel, Samsung e TSMC na pesquisa paralela. --- Em 31 de julho de 2026, pesquisadores da **National Yang Ming Chiao Tung University** (NYCU) e da **TSMC** publicaram na revista **Nature Electronics** um estudo que demonstra transistores de dissulfeto de molibdênio monocamada com uma interface de óxido de alumínio de apenas 0,42 nanômetros. Essa abordagem resolve o problema de integrar dielétricos finos em materiais bidimensionais sem causar defeitos que degradam o desempenho. Se o alumínio for depositado epitaxialmente em vácuo ultra-alto e depois oxidado in situ, então a camada resultante permite uma espessura equivalente de óxido de cerca de 1 nanômetro com transcondutância de 0,45 miliSiemens por micrômetro. Caso contrário, o vazamento de corrente aumentaria e a histerese seria maior, comprometendo a eficiência dos chips. Esse avanço traz implicações diretas para a fabricação de transistores em escala subnanométrica, aproximando a indústria dos limites físicos do silício. ## Desmontando o anúncio: o que os dados realmente mostram Os comunicados de imprensa falam em uma das interfaces mais finas já criadas, mas é preciso verificar os números com precisão. O estudo relata que a camada de óxido de alumínio tem 0,42 nanômetros de espessura, seguida pelo dielétrico de óxido de háfnio de alta constante dielétrica. Se essa combinação funciona em canais de aproximadamente 100 nanômetros, então o vazamento de corrente é baixo e a histerese mínima, conforme os testes realizados. Os autores correspondentes são o professor **Wen-Hao Chang** e o professor **Tsung-En Lee**, ambos com afiliações na NYCU e na TSMC. Se não houvesse essa engenharia de interface, o espalhamento induzido pelo dielétrico reduziria a mobilidade dos portadores de carga e o desempenho do transistor cairia drasticamente. Além disso, o material foi crescido por deposição química de vapor, ou CVD, o que é relevante para a produção em escala de wafers. Isso significa que a técnica não é apenas para amostras de laboratório, mas tem potencial para fabricação industrial. A transcondutância máxima de 0,45 mS por micrômetro indica uma boa capacidade de controle da corrente pelo gate, o que é essencial para transistores de alta performance. Se compararmos com abordagens anteriores, essa redução no EOT para cerca de 1 nanômetro representa um passo significativo, mas ainda é necessário testar em canais menores para confirmar a escalabilidade. ## O processo passo a passo da engenharia de interface Para entender como eles chegaram a esse resultado, vamos seguir o raciocínio lógico por trás do experimento. Primeiro, uma camada monocamada de **MoS2** é crescida por CVD. Em seguida, em vácuo ultra-alto, um filme epitaxial de alumínio é depositado diretamente sobre o MoS2. Se essa deposição for bem-sucedida, então a oxidação em baixa pressão in situ forma a camada de óxido de alumínio de 0,42 nanômetros de forma uniforme. Senão, a interface teria irregularidades que causariam defeitos. Essa camada suporta a integração uniforme do óxido de háfnio e suprime o espalhamento causado pelo dielétrico. Os dispositivos testados mostraram baixa corrente de vazamento e histerese mínima, confirmando a eficácia do método. Os pesquisadores incluem **Yuan-Chun Su**, **Po-Sen Mao**, **Chih-Yao Shih** e **Shih-Ting Wang**, entre outros. O artigo completo está disponível na Nature Electronics com o DOI 10.1038/s41928-026-01672-7. Se essa técnica for adotada, então os transistores 2D podem superar os desafios atuais de miniaturização que o silício enfrenta. A pesquisa enfatiza o uso de material crescido por CVD para relevância em escala de wafers, o que é crucial para a indústria. ## Avanços complementares em transistores de nanoribbons Paralelamente, uma pesquisa publicada em **Nature Nanotechnology** em junho de 2026 por equipes da **Chalmers University** e **Stanford** demonstra transistores de semicondutores 2D com larguras de canal tão pequenas quanto 25 nanômetros. Esses transistores mantêm comportamento de comutação e desempenho comparável a dispositivos mais largos. Materiais como **MoS2**, **WS2** e **WSe2** foram usados, e o WS2 mostrou melhoria na densidade de corrente superior a 100 vezes devido à qualidade do material e contatos. Se o canal for reduzido a 25 nanômetros usando estrutura em forma de osso de cão e nanofabricação multi-padrão, então o desempenho não degrada, abrindo caminho para chips mais densos e eficientes em energia. Essa pesquisa foi apoiada por organizações como **DARPA**, **SRC**, **NSF**, **Intel**, **Samsung** e **TSMC**, indicando interesse da indústria. Os autores incluem **Anton Persson** da Chalmers e **Eric Pop** de Stanford. Se esses avanços forem combinados com a interface epitaxial, então o caminho para tecnologias sub-1 nanômetro se torna mais claro. [O artigo original detalha todos os parâmetros medidos](https://www.nature.com/articles/s41928-026-01672-7). ## O que isso significa na prática para a indústria de chips Para a indústria, esses resultados verificam que é possível criar interfaces subnanométricas sem comprometer o desempenho. Se a TSMC incorporar essa técnica em seus processos, então os chips para data centers de IA podem ganhar em eficiência energética. A transcondutância de 0,45 mS/μm é um indicador concreto de que o controle do gate é efetivo mesmo em camadas atômicas. No entanto, é importante notar que os testes foram em canais de 100 nanômetros, então a extrapolação para escalas menores requer validação adicional. Caso a histerese permaneça mínima em produção, a confiabilidade dos dispositivos aumentaria. Comparando com outros desenvolvimentos, como o chip da **IBM** com quase 100 bilhões de transistores em nó sub-1 nanômetro, [esse trabalho complementa os esforços para estender os limites da computação](https://desbugados.com.br/post/2026/06/26/ibm-revela-chip-sub-1-nanometro-com-quase-100-bilhoes-de-transistores). Os dados concretos de EOT de 1 nm e baixa vazamento fornecem uma base sólida para futuras iterações. ## A Caixa de Ferramentas: próximos passos baseados em fatos Com base nos dados publicados, o próximo passo lógico é testar a escalabilidade em canais menores que 100 nanômetros para confirmar se a transcondutância se mantém. Os pesquisadores já demonstraram o método em material CVD, então a aplicação em wafers maiores é o caminho natural. Se a indústria seguir essa engenharia de interface, então os transistores 2D podem se tornar viáveis para produção comercial em alguns anos. O leitor pode acompanhar publicações futuras na Nature Electronics para atualizações sobre esses experimentos. Essa abordagem didática permite que profissionais e estudantes entendam os fundamentos por trás das promessas da indústria de semicondutores.